多核芯片数据总线布线结构和数据发送的方法

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专利状态

多核芯片数据总线布线结构和数据发送的方法

有效

专利申请进度

申请

2018-10-30

申请公布

2019-04-16

授权

2023-06-30

预估到期

2038-10-30

专利基础信息

申请号	CN201880002391.7	申请日	2018-10-30
申请公布号	CN109643301A	申请公布日	2019-04-16
授权公布号	CN109643301B	授权公告日	2023-06-30
分类号	G06F15/173
分类	计算；推算；计数;
申请人名称	北京比特大陆科技有限公司
申请人地址	北京市海淀区宝盛南路1号院25号楼2层

专利法律状态

2023-06-30

授权

状态信息

授权
2019-05-10

实质审查的生效

状态信息

实质审查的生效；IPC(主分类):G06F15/173；申请日:20181030
2019-04-16

公布

状态信息

公布

摘要

本发明实施例提供一种多核芯片数据总线布线结构和数据发送的方法，N个内核中的每个内核布置一条发送数据的数据总线；所述芯片内核只能在其对应的发送数据的数据总线上给其他内核发送数据，并且从剩余其他N‑1条所述发送数据的数据总线从其他内核接收数据。采用本发明的技术方案，可以减少芯片连接内核数据总线的数量，节约芯片内部布线空间，减少数据总线之间的干扰，提高数据传输速度，增加带宽的利用率。

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