一种构建用于集成电路设计的时钟树的方法及装置

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专利状态

一种构建用于集成电路设计的时钟树的方法及装置

有效

专利申请进度

申请

2017-08-03

申请公布

2019-02-26

授权

2023-04-14

预估到期

2037-08-03

专利基础信息

申请号	CN201710657076.5	申请日	2017-08-03
申请公布号	CN109388813A	申请公布日	2019-02-26
授权公布号	CN109388813B	授权公告日	2023-04-14
分类号	G06F30/396;G06F30/398
分类	计算；推算；计数;
申请人名称	深圳市中兴微电子技术有限公司
申请人地址	广东省深圳市南山区西丽街道留仙大道中兴工业园

专利法律状态

2023-04-14

授权

状态信息

授权
2019-02-26

公布

状态信息

公布

摘要

一种构建用于集成电路设计的时钟树的方法，包括：通过对长完时钟树网表里的寄存器进行时序分析，确定出该网表中出现建立时间违例的目标寄存器组；在源时钟接口下插入一个用于引导时钟树生成方向的时钟缓冲器，所述时钟缓冲器摆放位置为靠近所述目标寄存器组的区域。一种构建用于集成电路设计的时钟树的装置，本方案可以解决在芯片设计中修复长时钟树过长导致的建立时间违例问题。

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