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专利状态
数字串行读出架构
有效
专利申请进度
申请
2022-02-28
申请公布
2022-05-24
授权
2023-06-27
预估到期
2042-02-28
专利基础信息
申请号
CN202210191862.1
申请日
2022-02-28
申请公布号
CN114531556A
申请公布日
2022-05-24
授权公布号
CN114531556B
授权公告日
2023-06-27
分类号
H04N25/76;H04N25/78
分类
电通信技术;
申请人名称
深圳市汇顶科技股份有限公司
申请人地址
广东省深圳市福田区保税区腾飞工业大厦B座13层
专利法律状态
2023-06-27
授权
状态信息
授权
2022-06-10
实质审查的生效
状态信息
实质审查的生效;IPC(主分类):H04N5/374;申请日:20220228
2022-05-24
公布
状态信息
公布
摘要
描述了用于实施读出架构以支持大量数字位值的高速串行化读出的技术,诸如用于CMOS图像传感器应用中的高分辨率像素转换。例如,来自大量数字数据源(例如,计数器)的输出与读出架构的传输门耦合,并且传输门被顺序使能,从而一次一个地移入来自数据源的位数据。传输门被分组为门组。对于每个门组,实施例通过控制时钟和数据路径延迟成反比相关并确保所有门组的总路径延迟处于单个时钟周期内来寻求跨门组的平衡总路径延迟。一些实施例包括用于对路径延迟和数据总线电容进行进一步门组级控制的分区总线。
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