一种避免数字同步网时钟成环的方法、系统和终端

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专利状态

一种避免数字同步网时钟成环的方法、系统和终端

有效

专利申请进度

申请

2018-09-07

申请公布

2019-01-11

授权

2020-11-24

预估到期

2038-09-07

专利基础信息

申请号	CN201811041992.7	申请日	2018-09-07
申请公布号	CN109194435A	申请公布日	2019-01-11
授权公布号	CN109194435B	授权公告日	2020-11-24
分类号	H04J3/06;H04J3/16
分类	电通信技术;
申请人名称	瑞斯康达科技发展股份有限公司
申请人地址	北京市海淀区西北旺东路10号院东区11号楼一至五层

专利法律状态

2020-11-24

授权

状态信息

授权
2019-02-12

实质审查的生效

状态信息

实质审查的生效；IPC(主分类):H04J3/06；专利申请号:2018110419927；申请日:20180907
2019-01-11

发明专利申请公布

状态信息

公布

摘要

本发明公开了一种避免数字同步网时钟成环的方法、系统和终端，方法包括：通过各线路时钟源从对应线路接收相邻网元发送的时钟源ID类型的时钟标识或与时钟源ID存在对应关系的MAC地址类型的时钟标识；对于每一个线路时钟源，根据接收的时钟标识确定线路时钟源是否可用：根据接收的时钟标识类型确定相邻网元所传递的时钟源ID，比较时钟源ID与预先配置的所有时钟源ID是否一致以确定线路时钟源是否可用；从可用时钟源中选择一个时钟源作为当前使用的时钟源；控制各线路时钟源通过对应线路向相邻网元发送时钟标识、时钟质量等级以及当前使用的时钟源的时钟。本发明灵活实现了防止时钟成环。

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